歡迎光臨！1kic網(wǎng)專注于為電子元器件行業(yè)提供免費(fèi)及更實(shí)惠的芯片ic交易網(wǎng)站。
常用邏輯電路
在邏輯電路中，輸入和輸出只有兩種狀態(tài)，即高電平和低電平。通常以邏輯“1”和“0”表示電平高低。
1、 與門
是一個(gè)能夠?qū)崿F(xiàn)邏輯乘運(yùn)算的、多端輸入、單端輸出的邏輯電路。
|
輸入 |
輸出 |
|
|
|
A端 |
B端 |
Y |
|
|
0 |
0 |
0 |
|
|
1 |
0 |
0 |
|
|
0 |
1 |
0 |
|
|
1 |
1 |
1 |
|
邏輯解釋：
即如右邊圖所示，當(dāng)開(kāi)關(guān)A與B當(dāng)中只有全部閉合（即為高電平1）時(shí)，才會(huì)有輸出（即燈泡才會(huì)亮）所以在與門電路中，只有輸入的全部條件為高電平“1”時(shí)輸會(huì)有輸出。
|
輸入 |
輸出 |
|
|
|
A端 |
B端 |
Y |
|
|
0 |
0 |
0 |
|
|
1 |
0 |
1 |
|
|
0 |
1 |
1 |
|
|
1 |
1 |
1 |
|
語(yǔ)言表達(dá)為：“有0出0，全1出1”
2、 或門
是一個(gè)能夠?qū)崿F(xiàn)邏輯加運(yùn)算的、多端輸入、單端輸出的邏輯電路。
邏輯解釋：
即如右邊圖所示，當(dāng)開(kāi)關(guān)A與B當(dāng)中只要有一個(gè)開(kāi)關(guān)閉合（即為高電平1）時(shí)，就會(huì)有輸出（即燈泡才會(huì)亮）所以在或門電路中，只要輸入的為高電平“1”就會(huì)有輸出。
|
輸入 |
輸出 |
|
|
|
A端 |
B端 |
Y |
|
|
0 |
0 |
1 |
|
|
1 |
0 |
0 |
|
|
0 |
1 |
0 |
|
|
1 |
1 |
0 |
|
語(yǔ)言表達(dá)為：“有1出1，全0出0”。
3、 非門
是一個(gè)能夠?qū)崿F(xiàn)邏輯非運(yùn)算的、單端輸入、單端輸出的邏輯電路。非就是反，就是否定，也就是輸入與輸出的狀態(tài)總是相反。
|
輸入 |
輸出 |
||
|
A端 |
B端 |
A·B |
Y |
|
0 |
0 |
0 |
1 |
|
0 |
1 |
0 |
0 |
|
1 |
0 |
0 |
0 |
|
1 |
1 |
1 |
0 |
邏輯解釋：
如右邊圖所示，當(dāng)開(kāi)關(guān)K斷開(kāi)時(shí)燈亮，開(kāi)關(guān)閉合時(shí)燈滅。如以開(kāi)關(guān)斷開(kāi)為燈亮，開(kāi)關(guān)接通為滅為結(jié)果，則開(kāi)關(guān)K與燈泡的因果關(guān)系為非邏輯關(guān)系。
語(yǔ)言表達(dá)為：“有0出1，有1出0”。
復(fù)合邏輯門電路：
4．與非門
將一個(gè)與門與一個(gè)非門聯(lián)接起來(lái)就構(gòu)成了一個(gè)與非門。
|
輸入 |
輸出 |
||
|
A端 |
B端 |
A·B |
Y |
|
0 |
0 |
0 |
1 |
|
0 |
1 |
0 |
1 |
|
1 |
0 |
0 |
1 |
|
1 |
1 |
1 |
0 |
根據(jù)與門和非門的邏輯功能，可以列出與非門邏輯關(guān)系真值表。其邏輯功能的特點(diǎn)是：“當(dāng)輸入全為1，輸出為0；只要輸入有0，輸出就為1”。
5．或非門
將一個(gè)或門與一個(gè)非門聯(lián)接起來(lái)就構(gòu)成了一個(gè)或非門。
根據(jù)或門和非門的邏輯功能，可以列出與非門邏輯關(guān)系真值表。
|
輸入 |
輸出 |
||
|
A端 |
B端 |
A·B |
Y |
|
0 |
0 |
0 |
1 |
|
0 |
1 |
0 |
0 |
|
1 |
0 |
0 |
0 |
|
1 |
1 |
1 |
0 |
其邏輯功能的特點(diǎn)是：
“當(dāng)輸入全為0，輸出為1；只要輸入有1，輸出就為0”。
6．異或門
異或門只有兩個(gè)輸入端和一個(gè)輸出端，。
其邏輯功能的特點(diǎn)是：“當(dāng)兩個(gè)輸入端一個(gè)為0，另一個(gè)為1時(shí)輸出為1，當(dāng)兩個(gè)輸入端均為1或均為0時(shí)，輸出為0”。
真值表如下：
|
輸入 |
輸出 |
|
|
A端 |
B端 |
Y |
|
0 |
0 |
1 |
|
0 |
1 |
1 |
|
1 |
0 |
1 |
|
1 |
1 |
0 |
異或門的作用是：把兩路信號(hào)進(jìn)行比較，判斷是否相同。當(dāng)兩路輸入信號(hào)不同，即一個(gè)為高電平，一個(gè)為低電平時(shí)，輸出為高電平。反之當(dāng)兩個(gè)輸出端信號(hào)相同時(shí)，即為高電平或低電平時(shí)，輸出為低電平”。
觸發(fā)器：
觸發(fā)器是計(jì)算機(jī)記憶裝置的基本單元，它具有把以前的輸入‘記憶’下來(lái)的功能，一個(gè)觸發(fā)器能儲(chǔ)存一位二進(jìn)制代碼。下面我們簡(jiǎn)單的來(lái)介紹計(jì)算機(jī)中常用的幾中觸發(fā)器。
1．R-S觸發(fā)器
R-S觸發(fā)器的邏輯符號(hào)如下圖所示，它有兩個(gè)輸入端，兩個(gè)輸出端。其中，S為置位信號(hào)輸入端，R為復(fù)位信號(hào)輸入端；Q和Q非為輸出端。規(guī)定Q為高、Q非為低時(shí)，該觸發(fā)器為1狀態(tài)；反之為0狀態(tài)。其真值表如下。
|
輸入 |
輸出 |
|
||
|
S端 |
R端 |
Q |
Q非 |
|
|
0 |
0 |
不確定 |
不確定 |
|
|
0 |
1 |
1 |
0 |
|
|
1 |
0 |
01 |
1 |
|
|
1 |
1 |
保持不變 |
保持不變 |
|
2．D觸發(fā)器
D觸發(fā)器又稱數(shù)據(jù)觸發(fā)器，它的邏輯符號(hào)如下圖所示，R、S分別為強(qiáng)制置0、置1端，觸發(fā)器的狀態(tài)是由時(shí)鐘脈沖CLK上升沿到來(lái)時(shí)D端的狀態(tài)決字。當(dāng)D=1時(shí)，觸發(fā)器為1狀態(tài)；反之為0狀態(tài)。其真值表如下
|
時(shí)鐘脈沖 |
輸入 |
輸出 |
|
|
|
D |
Q |
|||
|
|
0 |
0 |
||
|
|
1 |
1 |
||
3．J-K觸發(fā)器
J-K觸發(fā)器的邏輯符號(hào)如下，R、S分別為強(qiáng)制置0、置1端。K為同步置0輸入端，J街?輸入端。觸發(fā)器的狀態(tài)是由時(shí)鐘脈沖CLK下降沿到來(lái)時(shí)J、K端的狀態(tài)決定，其真值表如下
|
時(shí)鐘脈沖 |
輸入 |
輸出 |
|
||
|
J |
K |
Q |
|||
|
|
0 |
0 |
不變 |
||
|
|
0 |
1 |
0 |
||
|
|
1 |
0 |
1 |
||
|
|
1 |
1 |
翻轉(zhuǎn) |
||
J-K觸發(fā)器的邏輯功能比較全面，因此在各種寄存器、計(jì)算器、邏輯控制等方面應(yīng)用最為廣泛。但在某些情況，如二進(jìn)制計(jì)數(shù)、移位元、累加等，多用D觸發(fā)器。由于D觸發(fā)器線路簡(jiǎn)章，所以大量應(yīng)用于移位寄存器等方面。
寄存器：
寄存器是由觸發(fā)器組成的，一個(gè)觸發(fā)器是一個(gè)一位寄存器。多個(gè)觸發(fā)器就可以組成一個(gè)多位的寄存器。由于寄存器在計(jì)算機(jī)中的作用不同，從而被命名不同，常用的有緩沖寄存器、移位寄存器、計(jì)數(shù)器等。下面我們就簡(jiǎn)單的來(lái)介紹下這些寄存器的電路結(jié)構(gòu)及工作原理。
1．緩沖寄存器
它是用來(lái)暫存某個(gè)數(shù)據(jù)，以便在適當(dāng)?shù)臅r(shí)間節(jié)拍和給定的計(jì)算步驟將數(shù)據(jù)輸入或輸出到其它記憶單元中去，下圖是一個(gè)并行輸入、并行輸出的4位緩沖器的電路原理圖，它由4個(gè)D觸發(fā)器組成。
啟動(dòng)時(shí)，先在清零端加清零脈沖，把各觸發(fā)器置0，即Q端為0。然后，把數(shù)據(jù)加到觸發(fā)器的D輸入端，在CLK時(shí)鐘信號(hào)作用下，輸入端的信息就保存在各觸發(fā)器中（D0~D3）。
2．移位寄存器
移位寄存器能將所儲(chǔ)存的數(shù)據(jù)逐位向左或向右移動(dòng)，以達(dá)到計(jì)算機(jī)運(yùn)行過(guò)程中所需的功能，請(qǐng)看下圖
啟動(dòng)時(shí)，先在清零端加清零脈沖，使觸發(fā)器輸出置0。然后，第一個(gè)數(shù)據(jù)D0加到觸發(fā)器1的串行輸入端，在第一個(gè)CLK脈沖的上升沿Q0=Q0，Q1=Q2。Q3=Q0。其后，第二個(gè)數(shù)據(jù)D1加到串行輸入端，在第二個(gè)CLK脈沖到達(dá)時(shí)，Q0=Q1，Q1=Q0，Q2=Q3=0。以此類推，當(dāng)?shù)谒膫€(gè)CLK來(lái)到之后，各輸出端分別是Q0=Q3，Q1=Q2，Q2=Q1，Q3=Q0。輸出數(shù)據(jù)可用串行的形式取出，也可用并行開(kāi)式取出。
3．計(jì)數(shù)器
計(jì)數(shù)器也是由若干個(gè)觸發(fā)器組成的寄存器，它的特點(diǎn)是能夠把存款在其中的數(shù)據(jù)加1或減1。計(jì)數(shù)器的種類也很多，有行波計(jì)數(shù)器、同步計(jì)數(shù)器等，下面我們就以行波計(jì)數(shù)器向大家作個(gè)介紹。
下圖就是一個(gè)由J-K觸發(fā)器組成的行波計(jì)數(shù)器的工作原理圖。這種計(jì)數(shù)器的特點(diǎn)是：第一個(gè)時(shí)鐘脈沖促使其最低有效位加1，使其由0變1；第二個(gè)時(shí)鐘脈沖促使最低有效位由1變0。同時(shí)推動(dòng)第二位，使其由0變1；同理，第二位由1變0時(shí)又去推動(dòng)第三位，使其由0變1，這樣有如水波前進(jìn)一樣逐位進(jìn)位下去。
上圖中各位的J、K輸入端都是懸浮的，這相當(dāng)于J、K輸入端都是置1淖刺錘魑歡即τ謐急阜淖刺?。只要时钟慢Z灞哐匾壞劍鈑冶叩拇シ⑵骶突岱碤由0轉(zhuǎn)為1或由1轉(zhuǎn)為0。
上圖中的這個(gè)計(jì)數(shù)器是4位的，因此可以計(jì)0~15的數(shù)。如果要計(jì)更多的數(shù)，需要增加位數(shù)，如8位計(jì)數(shù)器可計(jì)0~255的數(shù)，16位則可計(jì)0~65535的數(shù)。
4．三態(tài)門（三態(tài)緩沖器）
為減少信息傳輸線的數(shù)目，大多數(shù)計(jì)算機(jī)中的信息傳輸線均采用總線形式，即凡要傳輸?shù)耐愋畔⒍甲咄唤M傳輸線，且信息是分時(shí)傳送的。在計(jì)算機(jī)中一般有三組總線，即數(shù)據(jù)總線、地址總線和控制總線。為防止信息相互干擾，要求凡掛在總線上的寄存器或內(nèi)存等，它的傳輸端不僅能呈現(xiàn)0、1兩個(gè)信息狀態(tài)，而且還應(yīng)能呈現(xiàn)第三種狀態(tài)——高阻抗?fàn)顟B(tài)（又稱高阻狀態(tài)），即此時(shí)好像它們的輸出被斷開(kāi)，對(duì)總線狀態(tài)不起作用，此時(shí)總線可由其它器件占用。三態(tài)門即可實(shí)現(xiàn)上述的功能，它除具有輸入輸出端之外，還有一控制端，請(qǐng)看下圖。
當(dāng)控制端E=1時(shí)，輸出=輸入，此時(shí)總線由該器件驅(qū)動(dòng)，總線上的數(shù)據(jù)由輸入數(shù)據(jù)決定；
當(dāng)控制端E=0時(shí)，輸出端呈高阻抗?fàn)顟B(tài)，該器件對(duì)總線不起作用。當(dāng)寄存器輸出端接至三態(tài)門，再由三態(tài)門輸出端與總線連接起來(lái)，就構(gòu)成三態(tài)輸出的級(jí)沖寄存器。如下圖所示就是一個(gè)4位的三態(tài)輸出緩沖寄存器。由于這里采用的是單向三態(tài)門，所以數(shù)據(jù)只能從寄存器輸出到數(shù)據(jù)總線。如果要實(shí)現(xiàn)雙向傳送，則要用雙向三態(tài)門。
在這里有個(gè)問(wèn)題問(wèn)下大家，前面我們已把觸發(fā)器，寄存器的概念跟大家講解了一下，那么觸發(fā)器、寄存器、內(nèi)存，這三者之間是一個(gè)什么樣的關(guān)系呢？
答：通過(guò)前面的學(xué)習(xí)，我們知道觸發(fā)器是計(jì)算機(jī)記憶裝置的基本單元，一個(gè)觸發(fā)器能儲(chǔ)存一位二進(jìn)制代碼。寄存器是由觸發(fā)器組成的。一個(gè)觸發(fā)器就職一個(gè)一位的寄存器，多個(gè)觸發(fā)器就可以組成一個(gè)多位的寄存器。內(nèi)存是由大量寄存器組成的，其中每一個(gè)寄存器就稱為一個(gè)存儲(chǔ)單元。它可以存放一個(gè)有獨(dú)立意義的二進(jìn)制代碼。
0755-88837567
0755-89800807
周一至周日：9：00-23：00
1kic網(wǎng)-首個(gè)免費(fèi)IC網(wǎng)-電子元器件ic交易網(wǎng)-芯片集成電路代理商供應(yīng)商查詢
